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Covered 0.7.10

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Covered è un'utilità di code coverage Verilog che utilizza dumpfile VCD/LXT/FST (o interfaccia VPI) e il progetto per generare metriche di report di linea, interruttore, memoria, logica combinata, stato/arco FSM e report di copertura delle asserzioni visualizzabili tramite GUI o formato ASCII.

cronologia delle versioni

  • Versione covered-0.7.10 pubblicato il 2010-12-02
    Diverse correzioni e aggiornamenti
  • Versione covered-0.7.10 pubblicato il 2010-12-02

Dettagli del programma

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