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Covered 0.7.10

Licenza: Gratuito ‎Dimensioni del file: N/A
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Circa Covered

Covered è un'utilità di code coverage Verilog che utilizza dumpfile VCD/LXT/FST (o interfaccia VPI) e il progetto per generare metriche di report di linea, interruttore, memoria, logica combinata, stato/arco FSM e report di copertura delle asserzioni visualizzabili tramite GUI o formato ASCII.

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