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SmGen

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SmGen è un generatore di macchine a stati finiti per Verilog. Non è uno strumento di immissione FSM però. L'input è verilog comportamentale. SmGen genera un design basato su FSM sintetizzato. I limiti dell'orologio vengono forniti in modo esplicito dalla finestra di progettazione.

cronologia delle versioni

  • Versione files pubblicato il 2010-06-11
    Diverse correzioni e aggiornamenti
  • Versione N/A pubblicato il 2010-06-11

Dettagli del programma

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